• MARTEDÌ 17 MAGGIO 2022 - S. Pasquale Baylon

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Intel pensa di abbattere il muro dei 3 nm con gli "stacked forksheet" | Brevetto

Un brevetto di Intel mostra come il colosso statunitense potrebbe scendere sotto il muro dei 3 nm per quanto riguarda la produzione dei chip: la tecnologia viene chiamata "stacked forksheet", e sostanzialmente si può definire una tecnica per impilare l'uno sull'altro i transistor ancora meglio di quanto avviene con l'attuale FinFET. Il brevetto non scende troppo nei dettagli nell'indicare proiezioni sull'incremento della densità o del rapporto PPA (Power-Performance-Area), ma almeno ci permette di estrapolare un dato fondamentale: per continuare a evolvere i processori, bisogna pensare in verticale. In concreto, Intel punta a creare dei transistor a "nanostrisce" impilabili, e separati da un sottilissimo (ordine di grandezza: qualche atomo) strato di germanio, in grado di isolarli elettricamente l'uno dall'altro. Questo strato isolante permetterebbe di impilare i transistor PMOS e NMOS molto più vicini tra loro senza problemi di prestazioni o interferenza. Tutto questo sembra semplice a dirsi sulla carta, ma perfino Intel stessa osserva che le difficoltà nel realizzare un processo del genere sono "esagerate", tanto da mettere in dubbio il rapporto rischio/costo/benefici. Patent: Stacked Forksheet Transistors - Intel

"The combination of shared-gate stacked nanoribbon transistors with a self-aligned dielectric wall can eventually lead to an ultimately scaled 3D stacked forksheet CMOS architecture. (...)"

More details: https://t.co/bJjuD7rlRH pic.twitter.com/ZZvYLNAedW


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